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ADV7802
TIMING DIAGRAMS
Data Sheet
SDA1/SDA2
SCLK1/SCLK2
t 3
t 6
t 1
t 5
t 3
t 2
t 7
t 4
t 8
Figure 3. I C Timing
2
t 9
t 10
LLC
t 11
t 12
P0 TO P53, VS_OUT,
HS_OUT, FLD_DE_OUT
Figure 4. Pixel Port and Control SDR Output Timing (SD Core)
t 9
t 10
LLC
t 13
t 14
P0 TO P53, VS_OUT,
HS_OUT, FLD_DE_OUT
Figure 5. Pixel Port and Control SDR Output Timing (CP Core)
CLKIN
t 18
HS_IN1,
CONTROL
INPUTS
VS_IN1,
HS_IN2,
VS_IN2,
DE_IN
P30 TO P39,
P40 TO P43,
P44 TO P53
t 17
Figure 6. Digital Input Port and Control Input Timing
Rev. D | Page 8 of 36
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